一、電子系統(tǒng)設計面臨的挑戰(zhàn)

            隨著系統(tǒng)設計的復雜性和整合度的大規(guī)模提高，電子系統(tǒng)設計師們從事100MHZ以上的電路設計，總線的工作頻率也達到了或超過了50MHZ，有的超過了100MHZ。目前約50%的設計時鐘頻率超過50MHz，約20%的設計主頻率超過120MHz。

系統(tǒng)工作在50MHz時，會產(chǎn)生傳輸線效應和信號的完整性問題，系統(tǒng)時鐘達到120MHz時，除非使用高速電路設計知識，否則基于傳統(tǒng)方法設計的PCB無法工作。因此，高速電路設計技術(shù)已經(jīng)成為電子系統(tǒng)設計師必須采用的設計手段。只有使用高速電路設計師的設計技術(shù)，才能實現(xiàn)設計過程的可控性。

        二、什么是高速電路

            數(shù)字邏輯電路的頻率達到或超過45MHZ~50MHZ時，該頻率以上的電路占整個電子系統(tǒng)的一定量(例如1/3)，被稱為高速電路。

事實上，信號邊緣的諧波頻率高于信號本身的頻率，是信號快速變化的上升邊緣和下降邊緣(或信號的跳躍)引起信號傳輸?shù)姆穷A期結(jié)果。因此，通常，如果線路傳播延遲超過1/2數(shù)字信號驅(qū)動器的上升時間，則認為這種信號是高速信號，產(chǎn)生傳輸線效果。

信號的傳發(fā)生在信號狀態(tài)變化的瞬間，如上升或下降時間。信號從驅(qū)動器到接收器經(jīng)過一定的時間，如果傳輸時間1/2的上升或下降時間，接收器的反射信號在信號變更狀態(tài)前到達驅(qū)動器。相反，反射信號在信號變更狀態(tài)后到達驅(qū)動終端。如果反射信號強，疊加的波形可能會改變邏輯狀態(tài)。

        三、高速信號的確定

            以上定義了傳輸線效應的前提條件，那么怎么知道線延遲是否超過1/2驅(qū)動終端的信號上升時間？一般來說，信號上升時間的典型值能夠 通過設備手冊提供，信號的傳播時間由PCB設計的實際布線長度決定。

            PCB板上每個單英寸的延遲為0.167ns。如果有更多的孔，更多的設備管腳和更多的網(wǎng)絡線上設置的約束，延遲將增加。一般地，高速邏輯器件的信號上升時間約為0.2ns。如果板上有GaAs芯片，那么最大布線長度為7.62mm。

Tr設置為信號上升時間，Tpd延遲信號線的傳播。Tr≥4Tpd時，信號會落在安全區(qū)域。如果2Tpd≥Tr≥4Tpd，信號會落在不確定區(qū)域。Tr≤2Tpd時，信號會落在問題區(qū)域。落在不確定區(qū)域和問題區(qū)域的信號應采用高速布線方法。

        四、傳輸線

            PCB板上的布線能夠 等效串聯(lián)和并聯(lián)的電容器、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值為0.25-0.55ohms/foot，由于絕緣層，并聯(lián)電阻值通常較高。將寄生電阻、電容和電感添加到實際的PCB連接中后，連接上的最終阻抗稱為特征阻抗Zo。線徑越寬，離電源/地越近，或隔離層介電常數(shù)越高，特點阻抗越小。傳輸線與接收端的阻抗不一致時，輸出的電流信號和信號的最終穩(wěn)定狀態(tài)不同，信號在接收端反射，該反射信號返回信號發(fā)射端，再次反射。隨著能量的減弱反射信號的幅度減小，直到信號的電壓和電流穩(wěn)定為止。這種效果叫振動，信號的振動在信號的上升沿和下降沿常見。

        五、傳輸線效應

            根據(jù)上述定義的傳輸線模型，總結(jié)起來，傳輸線對整個電路設計有以下效果。

            1、反射信號Reflectedsignals。

                若有一條線路沒有正確的結(jié)束(終端匹配)，驅(qū)動終端的信號脈沖在接收終端反射，引起不期待的效果，信號輪廓變形。失真變形非常顯著時，會引起各種錯誤，造成設計失敗。同時，失真變形的信號增加了噪敏感性，也導致設計失敗。如果不充分考慮上述情況，EMI將顯著增加，不僅會影響自己的設計結(jié)果，還會導致整個系統(tǒng)的失敗。

                反射信號產(chǎn)生的主要原因是過長的線路不符合結(jié)束的傳輸線、過量的電容器和電感器以及阻抗不符。

            2、延遲和時序錯誤Delay&TImingerrors。

                信號延遲和時序的錯誤表現(xiàn)在，信號在邏輯電平的高度和低門限制之間變化時，信號不會跳躍。信號延遲過多可能導致時序錯誤和設備功能混亂。通常有多個接收端時會出現(xiàn)問題。電路設計師必須確定最壞情況下的時間延遲，以確保設計的正確性。信號延遲的原因:過載，線路過長。

            3、多次跨越邏輯電平門限制錯誤的FalseSwitching。

                信號在跳躍過程中可能多次超越邏輯電平門限制，導致該類型的錯誤。多次跨越邏輯電平門限制錯誤是信號振動的特殊形式，即信號振動發(fā)生在邏輯電平門限制附近，多次跨越邏輯電平門限制會導致邏輯功能紊亂。反射信號產(chǎn)生的原因:過長的線路、未結(jié)束的傳輸線路、過量的電容器和電感器、阻抗失配。

            4、過沖和下沖Overshoot/Undershoot。

                過沖和下沖來源于過長或信號變化過快的原因。雖然大部分元件接收端都有輸入保護二極管保護，但有時這些過沖電平會遠遠超過元件電源的電壓范圍，損壞元件。

            5、串擾 InducedNoise(orcrosstalk)

                串擾表現(xiàn)在一信號線上通過信號時，在PCB板上相鄰的信號線上感應到相關的信號。

                信號線離地線越近，線的間隔越大，產(chǎn)生的干擾信號越小。異步信號和鐘表信號容易引起串擾。因此，排除的方法是移動發(fā)生混亂的信號或屏蔽被嚴重干擾的信號。

            6、電磁輻射EMIradiaTIon。

                EMI(Electro-MagneTIcInterference)是電磁干擾，發(fā)生的問題包括過度的電磁輻射和對電磁輻射的敏感性。EMI在數(shù)字系統(tǒng)加電運行時，對周圍環(huán)境輻射電磁波，妨礙周圍環(huán)境中電子設備的正常工作。其主要原因是電路工作頻率過高，布局布線不合理。目前有進行EMI模擬的軟件工具，但EMI模擬器昂貴，設置模擬參數(shù)和邊界條件困難，直接影響模擬結(jié)果的準確性和實用性。最常見的做法是將掌握EMI的各項設計規(guī)則應用于設計的各個環(huán)節(jié)，實現(xiàn)在設計的各個環(huán)節(jié)的規(guī)則驅(qū)動和掌握。

        六、避免傳輸線效應的方法。

            針對上述傳輸線問題導入的影響，我們從以下幾個方面談如何掌握這些影響。

            1、嚴格控制重要網(wǎng)線的行走長度。

                如果設計有高速跳躍的邊緣，必須考慮PCB板有傳輸線效果的問題?，F(xiàn)在普遍使用的時鐘頻率高的快速集成電路芯片有這樣的問題。解決這個問題有幾個基本原則。采用CMOS或TTL回路設計時，工作頻率在10MHz以下，接線長度在7英寸以下。工作頻率在50MHz的布線長度必須在1.5英寸以下。如果工作頻率達到或超過75毫米，布線長度應為1英寸。GaAs芯片的最大接線長度應為0.3英寸。如果超個標準，就會出現(xiàn)傳輸線的問題。

            2、合理規(guī)劃線路拓撲結(jié)構(gòu)。

                解決傳輸線效果的另一種方法是選擇正確的布線路徑和終端拓撲結(jié)構(gòu)。布線的拓撲結(jié)構(gòu)是指網(wǎng)線的布線順序和布線結(jié)構(gòu)。在使用高速邏輯器件時，除非線路分支長度短，否則邊緣快速變化的信號會被信號主干線路上的線路分支扭曲。通常，PCB電纜采用菊花鏈和星形(Star)分布的基本拓撲結(jié)構(gòu)。

對于菊花鏈布線，布線從驅(qū)動端開始，依次到達各接收端。如果使用串聯(lián)電阻來改變信號特性，則串聯(lián)電阻的位置應緊貼驅(qū)動端。在掌握走線的諧波干擾方面，菊花鏈的走線效果最好。但是，這種布線方式的布線率最低，100%的布線不容易。在實際設計中，菊花鏈布線的分支長度應盡可能短，安全長度值應為StubDelay=Trt*0.1

                比如，高速TTL電路中的分支端長度應小于1.5英寸。這種拓撲結(jié)構(gòu)占有的布線空間小，可以用單一電阻匹配結(jié)束。但是，這種接線結(jié)構(gòu)在不同信號接收端的信號接收不同步。

                星形拓撲結(jié)構(gòu)能夠 有效地避免鐘表信號的不同步問題，但在密度高的PCB板上手動完成布線非常困難。采用自動布線器是完成星形接線的最佳方法。每個分支都需要終端電阻。終端阻力的阻力值必須與連接的特征阻力一致。這能夠 手動計算，也可以通過CAD工具計算特征阻抗值和終端匹配阻抗值。

                以上兩個例子中使用簡單的終端電阻，實際上能夠 選擇使用更復雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端能夠 減少功耗，但只能用于信號工作相對穩(wěn)定的情況。這種方式最適合時鐘線信號的一致處理。缺點是RC匹配終端的電容量可能會影響信號的形狀和傳播速度。

串聯(lián)電阻匹配終端不會產(chǎn)生額外的功耗，但會減慢信號的傳輸。該方式用于時間延遲影響較小的總線驅(qū)動電路。串聯(lián)電阻匹配終端的優(yōu)點是能夠 減少板上部件的使用量和連接密度。

                最后一種方式是分離匹配終端，這種方式的匹配部件需要放在接收終端附近。其優(yōu)點是不降低信號，避免噪音。典型用于TTL輸入信號(ACT、HCT、FAST)。

                另外，還必須考慮終端匹配電阻的包裝型和安裝型。通常，SMD表面的安裝電阻低于通孔部件，因此SMD安裝部件優(yōu)先。選擇普通直插電阻時，垂直方式和水平方式也有兩種安裝方式。

                垂直安裝方式中電阻的一條安裝管腳短，可減少電阻與電路板之間的熱阻，使電阻的熱量更容易散發(fā)到空氣中。但是，長垂直安裝會增加電阻的電感。水平安裝方式因安裝低而有較低的電感。但是，過熱的電阻漂移，最壞的情況下電阻開始，PCB線路結(jié)束匹配失效，成為潛在的失敗因素。

            3、如何抑制電磁干擾。

                解決信號完整性問題，改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有良好的接地。在復雜的設計中使用信號層和地線層是非常有效的方法。另外，最小化電路板最外層信號的密度也是減少電磁輻射的好方法，該方法能夠通過表面積層技術(shù)Build-up設計制作PCB來實現(xiàn)。表面積層通過在普通技術(shù)PCB上增加薄絕緣層和貫穿這些層的微孔組合來實現(xiàn)，電阻和電容器能夠埋在表層下面，單位面積密度增加了約2倍，因此能夠減少PCB的體積。PCB面積的縮小對線路的開拓結(jié)構(gòu)有很大的影響，意味著縮小的電流回路、縮小的分支線路的長度、電磁輻射與電流回路的面積相似的同時，小的體積特征意味著能夠使用高密度引腳封裝部件，連接長度下降，電流回路減小，提高電磁兼容性

            4、其他能采用技術(shù)。

                為了減少集成電路芯片電源上的電壓瞬間過沖，集成電路芯片應添加耦合容量。這樣能夠 有效去除電源上的毛刺影響，減少印刷板上的電源環(huán)路輻射。

                除耦電容直接連接到IC的電源管腳上，而不是連接到電源層上，其光滑毛刺的效果最好。這就是為什么有些設備插座有耦合容量，有些設備需要耦合容量距離設備的距離足夠小。

                任何高速、高耗電器件應盡量放在一起，以減少電源電壓瞬間過沖。

                如果沒有電源層，長電源連接將在信號和信號和電路之間形成成為輻射源和易感電路。

                布線構(gòu)成不通過同一網(wǎng)線或其他布線的環(huán)路時，稱為開環(huán)。環(huán)路通過同一網(wǎng)線的其他線路構(gòu)成閉環(huán)。兩種情況都成天線效應(天線和環(huán)形天線)。在天線對外產(chǎn)生EMI輻射的同時，本身也是敏感電路。閉環(huán)是一個必須考慮的問題，因為它產(chǎn)生的輻射與閉環(huán)面積近似成正比。

        高速電路設計是十分復雜的設計過程，ZUKEN公司的高速電路布線算法和EMC/EMI分析軟件應用于分析和發(fā)現(xiàn)問題。進行高速電路設計的時候需要考慮到很多因素，這些因素有時候是相互對立的。高速設備布局時位置接近，能夠減少延遲，但可能會產(chǎn)生混亂和顯著的熱效果。因此，在設計中，有必要權(quán)衡各種因素，全面考慮。它不僅滿足了設計要求，還降低了設計的復雜性。高速PCB設計手段的采用構(gòu)成了設計過程的控制性，只有掌握可靠，才能成功！